ระบบคอมพิวเตอร์: มุมมองของนักพัฒนาโปรแกรม (ฉบับโลก): การแลกเปลี่ยนข้อเสียด้านฮาร์ดแวร์: สถาปัตยกรรมของ SRAM เทียบกับ DRAM

รากฐานของลำดับชั้น

โครงสร้างหน่วยความจำพึ่งพาการแลกเปลี่ยนข้อเสียระหว่าง หน่วยความจำแบบคงที่ (SRAM) และ หน่วยความจำแบบพลวัต (DRAM). SRAM ใช้เซลล์หน่วยความจำแบบสองสถานะที่มีทรานซิสเตอร์ 6 ตัว เซลล์หน่วยความจำแบบสองสถานะ. ลองนึกภาพเพนดูลัมกลับด้าน: มันมีเสถียรภาพในสองตำแหน่ง แต่เป็น ไม่มั่นคงชั่วคราว ในกลาง ความไม่มั่นคงชั่วคราวนี้ทำให้มันเร็ว แพง และไม่ไวต่อการรบกวน ขณะที่ DRAM จัดเก็บบิตเป็นประจุในตัวเก็บประจุขนาดเล็ก (ประมาณ 30 × 10⁻¹⁵ ฟารัด) เนื่องจากประจุรั่วไหล ทำให้ DRAM ช้าลงและต้องอัปเดตอยู่ตลอดเวลา

โครงสร้างของ DRAM และการทำธุรกรรมผ่านบัส

เพื่อลดจำนวนขาสัมผัส บิตของ DRAM จะถูกแบ่งออกเป็น $d$ เซลล์ย่อย ในตาข่ายขนาด $r \times c$ โดยที่ $rc=d$ การเข้าถึงข้อมูลต้องใช้กระบวนการสองขั้นตอน: หน่วยควบคุม หน่วยควบคุมหน่วยความจำ ส่งคำสั่ง RAS (สัญญาณเข้าถึงแถว), ย้ายแถวหนึ่งไปยังบัฟเฟอร์แถว จากนั้นตามด้วย CAS (สัญญาณเข้าถึงคอลัมน์). นี่คือเหตุผลที่ทำไม sumarraycols จึงช้าโดยธรรมชาติ: มันพลาดบัฟเฟอร์แถวซ้ำๆ

การเคลื่อนย้ายข้อมูล

ข้อมูลเดินทางผ่าน การทำธุรกรรมผ่านบัส ผ่าน บัสระบบ และ บัสหน่วยความจำ, เชื่อมโยงโดย สะพานอินพุต/เอาต์พุต. คำสั่ง movq A, %rax คำสั่ง (ธุรกรรมการอ่าน) กระตุ้นสะพานให้แปลงคำขอจากโปรเซสเซอร์เป็นสัญญาณกริดของ DRAM

TERMINALbash — 80x24

> Ready. Click "Run" to execute.

QUESTION 1

Which physical characteristic explains why SRAM is faster but less dense than DRAM?

SRAM uses capacitors that require periodic refreshing.

SRAM uses a 6-transistor bistable cell, while DRAM uses a single transistor and capacitor.

DRAM uses the inverted pendulum principle for stability.

SRAM requires RAS/CAS strobing for every bit access.

QUESTION 2

In a 128 x 8 DRAM, why does the controller send the Row Address (RAS) and Column Address (CAS) separately?

To increase the power consumption defined by P = fCV².

To allow the CPU to perform polynomial evaluation in between.

To reduce the number of address pins required on the chip by minimizing max(br, bc).

To ensure the firmware can intercept the memory bus transaction.

QUESTION 3

Identify the sequence for a 'Read transaction' of 'movq A, %rax'.

CPU places address on System Bus -> I/O Bridge translates to Memory Bus -> DRAM returns data to CPU.

DRAM sends data to System Bus -> I/O Bridge sends to Register file.

CPU places data on Memory Bus -> Bridge translates to System Bus -> Address A is updated.

QUESTION 4

Match the address partitioning component: CI

The cache block offset

The cache set index

The cache tag

The DRAM supercell width

QUESTION 5

What would the hit rate be if the cache were twice as big for a grid array scan problem with a 64 B block size?

It would double exactly.

It depends on spatial locality; for a stride-1 scan, it remains (BlockSize - sizeof(type)) / BlockSize.

It would become 100% because of compulsory misses.

It would decrease because of conflict misses.